仿真结果 1 module sdram_init 2 ( 3 input sys_clk , //100Mhz 4 input sys_rst_n , 5 6 output reg [3:0]
众所周知，用于FPGA开发的硬件描述语言（HDL）主要有两种：Verilog和VHDL，VHDL的出现时间要比Verilog早，Verilog由于其简单的语法，和C语言的相似性，目前被各大公司广泛使用。 其实我大学时学习的是VHDL语言，后来由于公司都是使用的Verilog，又重新学习了Verilog，好在有C语言基础，Verilog很快就
SCCB协议 1、协议内容 SCCB协议常用于vo系列的摄像头的寄存器配置中，是有IIC协议演变而来。本来，本人接触这个协议也是想配置摄像头用于摄像模块。但是，由于配置寄存器实在是太多，而且需要找的资料也比较多，就放弃了，以后有时间再去完成吧。现在先将SCCB协议的设计过程记录下来，方便以后
说明书摘要 指令集 目前顶层开发到一半，只开发了写功能，读功能还未开发。另：目前指令逻辑直接在顶层中开发，代码写的比较草，状态机代码没有优化，因此顶层文件代码量超过了300行。。。。。后面可以将指令逻辑做个封装 顶层Verilog代码 //Name:Lcd_1602 //Author:Yang_Cheng_Yu //
英伟达深度学习加速器开源项目nvdla（NVIDIA Deep Learning Accelerator）中用到了一个python脚本epython。源代码地址：https://github.com/nvdla/hw/blob/master/tools/bin/epython 。epython全称embeded python utility，简单地说，就是用来预处理verilog文件中嵌入的python脚本。利
