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  • 第一章问答2022-06-07 20:01:09

    问答_记关键词 Q1:EDA 技术与ASIC 设计和FPGA 开发有什么关系? A1:1.利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC 的设计和实现;2.FPGA和CPLD是实现这一途径的主流器件。 Q2:FPGA在ASIC设计中有什么用途? A2:FPGA是实现ASIC 设计的现场可编程器件。 Q3:与软件描述语

  • ASIC流程2022-04-11 18:00:38

    1.spec : 考虑功能,性能,功耗 2.System Model:建模 3.RTL级 寄存器只有在时钟到来时变化,目的是为了更好的控制寄存器  4.UVM:功能验证,带入一些激励输入,看是否正确  在UVM上搭建验证平台  由于给工艺厂商的是门级网表(实际电路) 5.dc 对代码进行逻辑综合 用EDA工具将RTL代码变成门级网

  • 什么是FPGA?2022-02-11 01:31:10

    FPGA全称:Field Programmable Gate Array;现场可编程门阵列: 官方说法:FPGA是一种可以重构电路的芯片,是一种硬件可重构的体系结构。通过编程,用户可以随时改变它的应用场景,它可以模拟CPU、GPU等硬件的各种并行计算。通过与目标硬件的高速接口互联,FPGA可以完成目标硬件运行效率比较低的

  • BTC-挖矿(区块链技术与应用)2021-11-12 13:01:34

    全节点与轻节点 比特币系统中有两种节点,一种是全节点,一种是轻节点。 全节点特征 一直在线 在本地硬盘上维护完整的区块链信息 在内存中维护UTXO集合,以便快速检验交易的正确性 监听比特币网络上的交易信息,验证每个交易的合法性(有没有合法签名,是不是double spending) 决定哪些交易会

  • 2021-10-032021-10-03 15:03:04

    《Verilog HDL数字设计与综合》 ——Samir Palnitkar 序 verilog最初是一种靠仿真环境支持的专利语言,是第一种能够支持混合层次设计表达方式的语言,这些层次包括数字电路的各种级别的抽象,从开关机、门级,RTL级一直到更高级别的抽象。 verilog在市场上受认可的因素有:*一、*在ver

  • 数字 IC 技能树之(3)FPGA、GPU、CPU 三者各自的优缺点都是什么呢2021-10-03 12:34:38

    CPU 英文全称:Central Processing Unit 中文全称:中央处理器 厂商:英特尔 Intel 功能:是一台 PC 的核心(运算核心和控制核心) 缺点:运算能力(最弱),核处理数(最少) 优点: 主频(最高)(3G、4G以上);管理能力(最强),擅长管理和调度,比如数据读取,文件管理,人机交互等等。 GPU 英文全称:Graphics Processing U

  • 动手学深度学习 | 深度学习硬件:TPU和其他 | 312021-10-03 12:02:06

    目录更多的芯片QA 更多的芯片 上面是一个高通的手机芯片结构图。 ASIC是Application-Specific Integrated Circuit( 应用型专用集成电路)。 AI ASIC AI的专用芯片。 这里最为代表的就是Google的TPU。 做ASIC芯片门槛会比通用芯片低很多,因为不用再去考虑那么多的东西。

  • 近期大热的比特币和以太坊挖矿有何不同?一文带你读懂2021-09-16 14:35:08

    近日,比特币和以太坊为首的加密货币迎来一轮暴涨,尽管今日掉头跌停,但仍在高位震荡。所以,作为数字货币代表的比特币与以太坊开采矿藏有什么不同呢?首先要知道挖矿是什么。采掘是数字货币开采的俗称,是数字货币产生的机制。就拿比特币来说,开采比特币就像是解一道数学难题,谁能第一个得到

  • P4 简介2021-08-11 13:02:34

    P4 的简介 接下来,我们将通过回答问题的方式来介绍P4。 1. P4 是什么? P4是用于控制网络设备(如路由器和交换机)中的数据包转发平面的编程语言。与 C 或 Python 等通用语言相比,P4 是一种域特定的语言,具有许多用于网络数据转发的优化构造。 2. P4 的特点是什么? 2.1 目标独立 解释:P4

  • 数字asic流程实验 结语2021-07-28 22:04:21

    我是临近放暑假时从导师处拿到的做数字asic流程实验的任务,由于人不在学校,无法使用校内服务器,不得不自己上网找软件,工艺库等等,花了不少的心思。又因为环境全是自己搭建,Verilog也是自己编写,没有直接用实验给的,导致踩了不少稀奇古怪的坑,如物理库(physical lib)的文件由于文件名的冒号全

  • 数字asic流程实验(三) Verilog编写&前仿真2021-07-26 01:03:00

    数字asic流程实验(三) Verilog编写&前仿真 1.Verilog编写 本次实验要实现的是一个三级抽取CIC滤波器,抽取系数为64。回顾上一章节中的CIC滤波器结构,可以发现其硬件实现是非常简单的,积分器的部分通过加法器与D触发器即可实现,降采样通过分频器实现,梳状器的部分则通过减法器和触发器实现

  • 交换机设计问题:软件(在CPU上运行转发的程序)OR 硬件(CPU、网络处理器(network processor,简称NP)、ASIC、FPGA)2021-05-18 19:35:17

    参考资料: CPU/GPU/TPU/NPU傻傻分不清楚 终于有人讲明白CPU/GPU/TPU/NPU...XPU都是些什么鬼了 FPGA与ASIC:它们之间的区别以及使用哪一种? 交换机设计问题 1.CPU、网络处理器(network processor,简称NP)、ASIC和FPGA简介   感悟:结构决定功能。先分析系统应该具备的功能,在设计其结

  • (41)FPGA面试题FPGA详细设计流程2021-05-07 23:29:42

    1.1 FPGA面试题FPGA详细设计流程 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA面试题FPGA详细设计流程; 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。

  • (34)FPGA面试题FPGA和CPLD有哪些区别2021-05-05 16:02:22

    1.1 FPGA面试题FPGA和CPLD有哪些区别 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA面试题FPGA和CPLD有哪些区别; 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江

  • CPU, GPU, TPU, NPU, DPU2021-04-14 13:59:25

    CPU 中央处理单元 CPU的结构主要包括运算器(ALU, Arithmetic and Logic Unit)、控制单元(CU, Control Unit)、寄存器(Register)、高速缓存器(Cache)和它们之间通讯的数据、控制及状态的总线。 简单来说就是:计算单元、控制单元和存储单元,架构如下图所示: 从字面上我们也很好理解,计算单元

  • FPGA时钟激励编写(方法三)2021-04-04 23:58:14

    1.1 FPGA时钟激励编写(方法三) 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA时钟激励编写(方法三) 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。 1.1.3 F

  • FPGA时钟激励编写(方法四)2021-04-04 23:57:09

    1.1 FPGA时钟激励编写(方法四) 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA时钟激励编写(方法四) 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。 1.1.3 F

  • FPGA时钟激励编写(方法一)2021-04-03 23:59:49

    1.1 FPGA时钟激励编写(方法一) 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA时钟激励编写(方法一); 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。 1.1.3 F

  • FPGA时钟激励编写(方法二)2021-04-03 23:58:11

    1.1 FPGA时钟激励编写(方法二) 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA时钟激励编写(方法二); 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。 1.1.3 F

  • 微电子以后什么方向前途好?FPGA吗?2021-02-19 16:03:45

    当然不是FPGA了,可以选择数字ic设计,现在是数字的世界,数字IC在最近几年蓬勃发展,就业机会多了好几倍,就业情况比较好。 国内数字IC的发展要好很多,有不少优秀的企业诞生,像华为海思、展讯等等,都是发展迅猛;而且国内在大力发展IC技术和产业,因此IC工程师的前途光明。 不管是ASIC,还是So

  • ISE14.7逻辑综合与实现工作过程2021-01-29 23:03:03

    1.1 ISE14.7逻辑综合与实现工作过程 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)ISE14.7逻辑综合与实现工作过程; 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河

  • FPGA异构计算架构对比分析2021-01-23 12:31:56

      AI芯片主要分为CPU 、GPU、FPGA以及ASIC。其中以CPU、GPU、FPGA、ASIC的顺序,通用性逐渐减低,但运算效率逐步提高。   FPGA,即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件癿基础上进一步发展的产物。   图片来源:方正证券   为解决能耗限制,无法使处理器核心同时运作,

  • FPGA的三个时代,最初三十年的回顾(附原英文资料)2021-01-19 22:59:54

    FPGA的三个时代,最初三十年的回顾(附原英文资料) 来源:本文翻译自IEEE Fellow Stephen M. (Steve) Trimberger写的文章Three Ages of FPGAs: A Retrospective on the First Thirty Years of FPGA Technology。   导读 在 AMD 收购 Xilinx 之后,市场上关于 FPGA 的讨论又多了起来。为

  • FPGA设计过程若干需要强调注意的关键点(会持续更新)2020-12-13 21:04:26

    1.强烈建议用同步设计 2.在设计时总是记住时序问题 3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题,在所有模块中都要遵守它 4.在不同的情况下用if和case,最好少用if的多层嵌套(1层或2层比较合适,当在3层以上时,最好修改写法,因为这样不

  • 2020年细说显卡矿机算力与ASIC矿机的坑2020-12-07 13:33:15

    显卡矿机占据了很大一部分挖矿市场份额,事实上,全球第二大数字货币以太坊挖矿的主力就是显卡矿机。 〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓〓 什么是热钱包? 热钱包是指互联网能够访问你私钥的钱包,热钱包往往是

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