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ICC&InnovusTiming Report解析
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作为一个数字 IC 后端工程师，你真的能看懂 Timing report 吗？小编曾经说过，如果数字 IC 后端工程师不懂 timing，等于人缺了一个手臂。更何况不能完全看懂 timing report 呢？那一定是非常可怕的一件事情。
今天小编将从基本概念出发，详细解析 ICC 和 Innovus 中 timing report 各大主要组成部分。
Timing Path
STA 中是基于 Timing Path 来进行时序分析的。每条 Timing Path 都有一个 Startpoint 和一个 Endpoint。那么 STA 中哪些点是 Startpoint，哪些点又是 Endpoint 呢？理解这个概念后就能够比较好理解 Timing Path 了。
Startpoint 可以是以下两种类型：
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Input 输入端
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时序单元的时钟端
Endpoint 可以是以下两种类型：
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Output 输出端
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时序单元的数据输入端
因此，在 STA 中有四种类型的 timing path。针对每条 timing path，工具也会分配一个 clock group。默认情况下，工具会根据 endpoint 挂的 clock 来定义对应的 group。
• CLKA group: Input port A to UFFA/D.
• CLKB group: UFFA/CK to UFFB/D.
• DEFAULT group: Input port A to output port Z, UFFB/CK to out
put port Z.
有了这个概念后，你就不会看不懂工具报的某些信息，比如某个点不是有效的 endpoint。
在数字 IC 后端实现阶段，为了优化 timing，往往会根据实现需求定义比较多的 group path，实现group path 的细化。
Timing Report (ICC)
ICC 的 timing report 相信大部分人应该都比较熟悉。今天主要介绍下 report 中表头部分。
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此处列出报告这条 timing path 所用的命令和 option。这里的full_clock和 innovus 中的 full_clock 很像。这里需要提出的是，在报 timing report 时，一定要多加一些选项，这样才能更方便 debug timing。
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这里是定义的 operating condition，这里是 SSG125C。
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这里告诉你 Parasitic mode，它的值有RealRC，RealRVirtualC 等。这里显示是 RealRVirtualC，说明这是 CTS 后，Route 前的 report。如果一个 Route 后的设计，其 timing report 上显示的 RC 还不是真实的，那么一定是有问题的。
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这里列出了该条 path 的 Beginpoint（Startpoint）和 Endpoint。
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这里指出 Startpoint 和 Endpoint 都是上升沿触发的。
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这里表明这条 timing report 是 max delay 的，是检查 setup 的 timing 的。
Timing Report (Innovus)
下面我们来看下 C 家的 Innovus timing report。
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Path 1 后面有 “MET Setup Check” 字样，表明该条 path 的 setup 是满足 timing 要求的。
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这里列出了该条 path 的 Beginpoint（Startpoint）和 Endpoint。
3.Other End Arrival Time是指capture path的 clock latency 值。这里跟 S 家的 timing report 是有所不同的。S 家是直接在 capture path 上直接展现出来的。当然这里的计算结果值，大家可以通过展开这条 path 的 full_clock 选项来查看具体计算过程。
- 这里的 setup 指为 library 中该寄存器的 setup time（通过查表来获取）。
思考题: 这个 setup time 值与哪些因素有关？
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这里的 phase shift 很多人都把它理解成时钟周期 T。应该说这种叫法是不严谨的。对于 Multicycle path 和 Half cycle path，它就不是周期了。
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小编相信 Slack Time 这个地方大家都看明白了，正值即 meet，反之则存在 timing violation。
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这里又是跟 S 家不一样的地方。C 家引入 Leading Edge 和 Trailing Edge 两个概念。这两个概念千万不能与 Rising Edg 和 Falling Edge 搞混淆。Leading Edge 为 clock 在一个周期内第一个跳变的 edge，而 Trailing Edge 为 clock 第二次跳变的 edge。
涉及 setup 计算的一些公式：
Data Require Time = Clock Arrival Time - Tsetup - uncertainty
Clock Arrival Time = Clock Capture Edge + Network latency
Data Arrival Time = Clock Launch Edge + Network latency + Tck-q + Tcomb
Setup Slack = Data Require Time - Data Arrival Time
Phase Shift = (CE - LE) - (C1- L1)
其中 CE 为 Capture Clock Edge， LE 为 Launch Clock Edge，C1 为第一个 Capture Clock Edge，L1 为第一个 Launch Clock Edge。
这里以上面的 timing report 为例，计算下 Phase shift。
phase shift= （10 - 0）-（0 - 0）= 10。由于 Beginpoint 和 Endpoint 是 Leading Edge triggered 和 Leading Edge checked，而且都挂在同一个 clock 上。所以这里的 Phase Shift 即为周期。那么如果 Endpoint 是 Trailling Edge check，那么 Phase Shift 又是多少呢？
如果两个寄存器是跨 clock domain 的 timing check，phase shift 又该如何计算呢？从 phase shift 的计算公式得知，它的核心是找到 Launch Clock 和 Capture Clock 的 Edge，找对了结果自然就出来了。关于 setup 和 hold check 的 edge 选取，可以翻阅之前分享的内容。
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标签：Clock,ICC,clock,timing,report,Edge,Report,path,InnovusTiming 来源： https://blog.csdn.net/weixin_37584728/article/details/116292602
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