标签：使能 clk counter 驱动 寄存器 设计 延迟 时钟

在逻辑设计的过程中，有时候需要特定周期的时钟信号来控制输出，fpga板上的时钟不符合要求，就需要自己来设计产生一个时钟。

常规思路是使用一个计数器来根据全局时钟产生特定周期的时钟(代码如下)，然后使用这个sl_clk时钟接入其他电路触发器的clk接口来驱动其他电路。

reg [] counter
always @(posedge clk)
begin
     if( counter == T - 1 )   
       counter <= 0 ;
    else 
       counter <=  counter + 1 ;
end

reg sl_clk
always @(posedge clk)
begin
     if( counter == T - 1 )   
       sl_clk <= ! sl_clk;
    else 
       sl_clk <=  sl_clk ;
end

然而，这种方法存在着许多缺点：

　　① 延迟大，不确定，不相等且不可计算。首先，因为是由寄存器来输出的时钟，经过普通的布线，它的延迟比全局时钟的线的延迟大。其次，每次布局布线出来的电路图可能不同，延迟的时间长短不能确定；最后，输出时钟到各个寄存器的输入端所经过的路　　　　　　            程不同，所以时间延迟不相等，这种不相等无法计算出来是多少。

　　②这种由寄存器输出的时钟信号易受干扰，会使波形变差。

　　③驱动能力差。由寄存器输出的时钟，由于它的物理结构，它的扇出系数是固定的，不一定能同时驱动多个寄存器。如果连接的寄存器太多，每一路分配的电流如果太小，则会失去驱动能力。

因此，我们一般采用全局时钟，使能控制的方法。如下;同上产生一个特定周期的信号（脉冲型），把这个信号作为使能信号接入D接口即可。

　　全局时钟采用特定的布线，速度快，带宽大，驱动能力强，且延迟可计算（软件）。

reg [] counter
always @(posedge clk)
begin
     if( counter == T - 1 )   
       counter <= 0 ;
    else 
       counter <=  counter + 1 ;
end

reg sl_ena
always @(posedge clk)
begin
     if( counter == T - 1 )   
       sl_ena <= 1;
    else 
       sl_ena <= 0 ;
end

always @(posedge clk or reset)
begin
     if( sl_ena == 1 )   
       begin
             if(...)
             ....
             ....
             ....

       end
    else 
       ...
end
 

标签：使能,clk,counter,驱动,寄存器,设计,延迟,时钟
来源： https://www.cnblogs.com/fbur/p/16381604.html

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