标签：版图 -- RTL 流程 ASIC UVM 网表 门级

1.spec : 考虑功能，性能，功耗

2.System Model：建模

3.RTL级 寄存器只有在时钟到来时变化，目的是为了更好的控制寄存器 

4.UVM：功能验证，带入一些激励输入，看是否正确  在UVM上搭建验证平台 

由于给工艺厂商的是门级网表（实际电路）

5.dc 对代码进行逻辑综合 用EDA工具将RTL代码变成门级网表，用logic Synthesis，会产生一个约束文件（1-5为前端）

后端：

会产生版图

6.DFT测试 

7.将网表变成版图，自动布局布线 (cadence)

8.sign off 静态时序分析 看功能是否满足

doc（设计文档） -- rtl -- sim -- dc（逻辑综合） -- icc(变为版图)

标签：版图,--,RTL,流程,ASIC,UVM,网表,门级
来源： https://www.cnblogs.com/lxy0401/p/16131223.html

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