芯片的前端设计人员，在平时的工作中，将各种算法/协议等，用硬件描述语言Verilog HDL实现完成之后，都要投入很长一段时间，进行RTL的功能仿真。
随着芯片的复杂度快速的持续提升，除了设计的复杂度增加之外，验证的难度也变得越来越大。
在这种背景下面，EDA厂商提供的仿真工具，不仅仅门类很多，而且功能也是越来越完善。
今天就经常使用的仿真工具做一些对比和介绍。
芯片设计流程
为了更好的说明验证的重要性，需要先介绍一下，芯片前端设计的基本流程，这样有助于理解在不同的时间，进行不同类型验证的必要性。
芯片前端设计人员的主要工作内容是进行RTL逻辑开发，当算法人员完成算法之后，芯片设计人员是用Verilog HDL完成算法的硬件建模，即所谓的RTL开发。
RTL开发完成之后，进入验证阶段。
现在大部分的芯片设计厂商，验证工作主要分成两个部分，EDA仿真验证和FPGA功能验证。
因为篇幅有限，今天只聊EDA仿真验证。
ncverilog VS. VCS
从工具的角度来看，现在在EDA仿真验证阶段，常用的仿真工具有以下两种：
Ncverilog.这是Cadence的一款Verilog HDL仿真器。VCS.这是Synopsys（EDA界的另一座大山）的Verilog HDL仿真器。随着EDA工具的不断演进，不同产品之间的差异性很小，只要掌握了其中一种，其他公司功能相同的工具，就能够很快上手。
RTL仿真 VS. 门级仿真
第一阶段具体的仿真对象就是在设计阶段得到的RTL代码。需要说明的是，RTL（register transfer level），顾名思义，是用寄存器传输级的描述方式，描述数字电路的数据流。
可以认为RTL是一种中间状态，后面我们会通过其他综合工具（例如：Design Compiler），将RTL映射到某种工艺库（通常我们所说的40nm\7nm工艺等等），生成对应工艺库下的门级网标。
在RTL仿真阶段，数据在传输过程中，是在一种理想状态下，即信号在传输过程中没有延时，并且数字信号从0-1或者1-0的跳变过程，瞬间完成。
但是我们都知道，在实际的电路中，情况并非如此。
在真实的芯片中，延时有线延时以及门延时。为了得到更可靠、更真实的仿真仿真结果，除了对RTL进行仿真之外，我们会在综合完成之后，进行第二阶段的仿真，即对生成的门级网标再次进行仿真。
进行门级仿真主要有两个目的：
保证RTL与门级网标的一致性。在合成过程中，综合工具为了满足约束条件，会进行优化，所以会出现merge和removal的情况。虽然有专门的一致性比对工具，进行门级网标和RTL的对比，但是门级网标仿真同样重要。在门级仿真过程中，会加入延时文件，模拟线延时和门延时，得到更加可靠的仿真结果。两种功能仿真的对比
RTL仿真速度快，但是真实性稍微欠缺。门级仿真速度慢，但是更加接近于芯片真实的工作状态。
两者互相补充，确保仿真的速度和真实性。
小结
仿真验证工作时间在整个芯片周期中，占有非常大的比例。随着芯片复杂度、集成度的不断提升，仿真验证时间还在不断跟着提升，所以仿真验证工作的重要性，就不言而喻了。
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