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三星芯片制造深陷良率泥沼

2022-03-19 06:33:05  阅读:306  来源: 互联网

标签:三星 良率 制程 泥沼 芯片 工艺 台积


三星芯片制造深陷良率泥沼

Intel、三星、台积电之类的,做IC芯片制造的,良率大概在多少呢?

各种不同芯片(内存、CPU等)是不一样的。

首先除了wafer良率,还会有封装良率,凡是大批量制作的东西,都会有不确定性。

其次,良率没有统一规定,跟生产线,测试要求,测试程序都有关联。不过一般一个成熟的产品,良率都会在90%以上。有50%良率的产品,但代价就是价格几乎翻倍,没有人会做亏本生意;或者降低测试要求来提高良率降低成本,这都是设计工程师,产品工程师,市场和销售部门都需要考虑的事情。如果良率不改善,技术没有领先的话,必然是淘汰的结局。

影响良率的因素太多了,一个gas放久了也会对良率有致命影响。

站在芯片设计公司的角度来说,如果代工厂商的最终产成品良率低于85%,建议就不要去量产了,百分之二百的收不回成本。

这个差很远,没有具体一个值。确实内存、CPU等不一样。

良率也分种类,分完全坏的,和不达标的。

三星,micron 等内存、flash等还有黑片出来。即:算不上完全坏,可能坏了一定百分比。

黑片的ecc 算法在flash 和 SSD 算是一个技术的壁垒。

CPU也很类似,2G跑不到的,就跑1.5G,大家知道的CPU超频就是如此。

台湾曾经有个案子,就是wafer和封测厂调低了坏片的门槛,然后员工偷偷拿出去卖。

所以后来wafer和封测厂就需要把废片交还客户自己销毁。

Intel 的发展史上就提到过他们做memory 的良率比日本公司差10-15%,所以被迫走CPU。

芯片坏点概率和芯片大小成正比关系。芯片越大,良率越低。

fab 会有个数学公式交给客户自己算。比如它可能规定5x5面积良率95%就算是正常良率。

换算下来低于这个良率,fab 会做赔偿(一般是wafer)。

超越台积电,三星一直以来的梦想。早在2017年三星晶圆论坛上,相关负责人便扬言,三星要超越联电和格芯,晋升为全球晶圆代工第二名,未来还要挤掉台积电,成为代工市场龙头。超越联电和格芯的目标于2018年便已实现,与台积电的差距却始终难以跨越。

在工艺制程不断演进的过程中,越来越多的参与者被淘汰出局,如今先进制程玩家仅剩下台积电、三星和英特尔三家公司。为了追赶台积电,三星在先进制程的布局上略显激进。在资本支出方面,2021三星芯片业务资本支出超360亿美元,超越同年度台积电的投资规模。而在先进工艺研发方面,三星也欲抢先台积电,实现3nm芯片量产,并率先采用GAA工艺。

然而,三星的巨额投资似乎并未取得预想成效。前段时间,三星晶圆代工被曝出“良率造假”,正深入调查资金流向及产量报告等问题,重点关注5nm至3nm良率。造没造假不得而知,但三星深陷良率泥潭久矣,4nm良率仅为35%,反观台积电4nm制程工艺芯片的良率可达到70%,是三星的两倍。正因为良率问题,三星晶圆代工的主要客户正在流失。高通决定将骁龙8 Gen1订单转向台积电生产,后续3nm芯片也全量委托给台积电;英伟达RTX 40系列显卡也将采用台积电5nm制程。

在此境况下,三星离晶圆代工第一把交椅渐行渐远。为了挽回局面,三星近期也是动作频频。据韩媒报道,三星电子日前调整了其组织架构,设立测试与封装中心,企图扩大封测领域投资布局力度。在先进制程上的失利,让三星开始考虑提高其成熟工艺产能,以进一步优化产能与成本,提高芯片代工营收,增强市场竞争力。

争夺先进制程,良率是关键

相较于台积电,2005年才踏入晶圆代工业务的三星无疑是后进者。此后十余年内,三星晶圆代工业务一路披荆斩棘,超越了格芯、联电等前排厂商,逐渐比肩台积电。事实上,据IC Insights数据显示,截至2009年之前,三星晶圆代工业务营收尚未超出4亿美元,市场占有率很低。

进入2011年,三星的研发实力逐渐开始突显。在28nm成熟制程,三星于2012年实现量产,并于次年导入了28nm HKMG工艺。在此方面,台积电仅比三星领先一年,而联电与格芯28nm制程于2013年才开始量产。

随后,工艺制程演进至14nm及以下先进节点,联电宣布退出14nm FinFET以下先进制程技术研发,格芯也放弃了12nm以下先进制程技术投入。在晶圆代工市场上,仅剩下台积电、英特尔、三星以及中芯国际等厂商还在推进先进制程的演进。自2017年晶圆代工业务独立以后,三星与台积电在先进制程上的竞争越来越焦灼。从量产时间来看,在7nm及以下工艺制程,三星与台积电追赶,不分伯仲。

 

 

 

 

 图:三星先进制程演进

然而从DigiTimes数据可以看出,各个厂商对工艺制程的定义并没有统一的标准,单从晶体管密度看,三星3nm工艺制程还不如英特尔7nm(已改为Intel 4)。三星3nm工艺制程晶体管密度达1.7亿颗/平方毫米,台积电5nm工艺制程晶体管密度达1.73亿颗/平方毫米,英特尔7nm工艺制程晶体管密度达1.8亿颗/平方毫米。但晶体管密度仅作为衡量半导体工艺水平的一个参考,具体到应用中,还需要从材料、功耗、性能表现、成本、良率等多方面进行考量。 

 

 

 对于半导体制造,良率直接关乎着芯片量产成本,对产品品质和可靠性也有一定影响,同时也牵涉着客户信任度和满意度。良率越高,每片晶圆上质量合格芯片数量就越多,每颗芯片的成本就越低。因此,对三星而言,晶体管密度追不上台积电并不是重点,关键是如何解决良率问题。相比之下,三星4nm制程良率约35%,台积电同制程良率则为70%,这意味着三星的晶圆代工成本将高于台积电两倍不止。良率造成的成本上升,直接劝退了高通、英伟达在内的主要客户。

在先进制程争夺战中,良率是一个很关键的因素。而工艺制程越是先进,工艺难度越高,良率越是难以保障。影响良率的因素多种多样,从晶圆制造到封装测试,半导体制造每个流程都有可能造成芯片良率损失。显然,单在良率方面,三星便落了台积电一大截。若想超越台积电,三星首先要解决的便是先进制程的良率问题。

转战先进封装和成熟制程,抢先布局GAA工艺

在追赶台积电的过程中,三星因良率问题遭到了客户信任危机。对先进制程的激进策略并没有止步。在3nm工艺制程上,台积电仍基于FinFET工艺,三星率先转向了GAA晶体管工艺。三星表示,该公司将按照时程在2022年下半年领先全球推出商用GAA芯片工艺。据报道,三星拟于2022年上半年完成3nm GAA工艺质量评估,计划于今年6、7月份在韩国平泽市P3工厂开工建设3nm晶圆厂。

作为FinFET的继任者,GAA(全环绕栅极)晶体管在性能、功耗、静电特性方面都有着显著提升。同等尺寸结构下,GAA的沟道控制能力比FinFET更强,为尺寸进一步微缩提供了可能性。三星也表示,与7nm工艺制程相比,3nm GAA工艺逻辑面积效率提高45%,功耗降低50%,性能提高了35%。

 

 

 理论参数性能的提升并不意味着可以满足客户在性能产能及良率方面的需求。韩国远大证券显示,截至2020年,三星晶圆代工IP不超过1万项,台积电IP数则已经达到3.5万至3.7万项。在3nmGAA工艺相关IP方面,三星相对落后于台积电。这也让业界对三星在3nm GAA工艺中的良率及性能表现充满了质疑。

整体而言,客户流失、IP匮乏等问题都将使三星的工艺演进面临巨大挑战。要知道,在晶圆代工领域,资本投入、技术和经验将形成正向循环,代工厂以巨额投资驱动技术迭代,从而换取客户资源,而后通过客户量产经验提升良率,反哺企业进行下一代技术研发。这就不难理解晶圆代工领域为何会形成寡头垄断格局了。

在先进制程继续发力的同时,三星在转变思路,考虑提高成熟工艺制程的产能,不断优化和改进旧制程,提高产品性能和成本竞争力。去年10月,三星对17nm FinFET工艺制程技术进行了升级优化,并应用于原本28nm制程生产的影感测器和行动显示驱动芯片(DDI)的生产中,进一步提高了生产效率。

除此之外,三星还与英特尔、台积电等企业参与成立了Chiplet标准联盟UCIe,设立测试与封装中心,加码先进封测领域技术投资。随着摩尔定律式微,新材料、新工艺、新架构逐渐成为延续摩尔定律的关键,异构集成与先进封装也将成为未来发展的主流趋势。可以看到,晶圆代工领域的头部厂商们都将先进封装及测试作为一大战略方向。

台积电在先进封装领域布局已久,2020年,台积电推出了3DFabric技术平台,该技术平台包含台积电前端芯片堆叠SoIC技术和后端先进封装CoWoS和InFO技术。

 

 

 相对而言,三星在先进封装领域的技术实力较为薄弱。2020年,三星宣布其3D封装技术X-Cube;去年11月,三星又推出了全新2.5D封装解决方案H-Cube(混合基板封装)。为在后摩尔时代继续提高芯片性能,三星未来将加大先进封装投资力度,提高先进封装技术研发实力。

 总结

据TrendForce集邦咨询数据,2021年第四季度,台积电营收达157.5亿美元,市占率52.1%,三星则为55.4亿美元,市占率18.3%,有着不小的差距。随着今年资本支出不断飙升(台积电2022年资本支出预计提升至400至440亿美元;三星预计2022年资本支出320亿美元),预计晶圆代工市场竞争将更加激烈。

另一方面,在2nm工艺节点上,台积电也将转向GAA工艺,英特尔则计划在Intel 20A工艺改用GAA晶体管(英特尔称RibbonFET晶体管)。现阶段,英特尔宣布开放代工服务,收购了高塔半导体。届时,在2nm工艺制程争夺战中,三星将与台积电和英特尔正面“厮杀”。

IC制造工艺的根本性转变

高芯片价值和3D封装逐渐改变了测试执行地点和方式,收紧了可靠性设计,并加速了工具从实验室到晶圆厂的转移。

异构集成和更多特定于区域的设计正给芯片制造商带来一系列阻碍,颠覆了经过验证的晶圆厂工艺制程和方法,延长了制造芯片所需的时间,最终增加了成本。与过去不同,当每个新节点包括经过严格设计且经过验证的工艺制程时,晶圆厂和组装厂如今必须权衡各种工艺选项。这些选项会影响服务哪些市场,购买什么设备,以及与谁合作。

测试、检验和计量供应商都被要求做得更多,而且做得更快。但是,随着设计变得越来越复杂,各种终端市场可靠性问题与日俱增,各个流程中都面临着巨大的挑战。某些情况下需要更多的测试和检查点。另外一些情况下,不同的技术应该在哪个阶段部署并非总是清晰明了的。例如,从封装类型看,探头可能无法接触异构设计的所有部分。

“这曾是[芯片制造]前端的所有价值所在,”PDF Solutions首席执行官John Kibarian表示。“会进行晶圆分选,然后封装良率99%,最终测试良率99%,至此完成测试。现在,在封装步骤中增加了很多附加值,因为许多其他组件集成在一起,包括在许多情况下一些非常有价值的组件,有更多的测试插入点(最终测试、老化后、系统级测试),晶圆分选处于流程的中间。过去,晶圆分选只是‘通过/未通过’,但现在这些信息在下流流程中很有价值。”

业界逐渐意识到一个封装中多个芯片的集体价值,以及一个坏芯片或互连可以将有价值的模块变成废品。这种意识正在渗透到制造流程的各个方面。随着整个模块或芯片的价值上升,确保每个组件和工艺功能的需求也随之增加。”

“看到探头高质量测试的重要性,”Teradyne精密电源和模拟总经理Seth Prentice表示。“如果模块中有一个设备发生故障,良率在最终测试中会下降,成本将会增加很多。多个芯片、一个带加速器的处理器、DC-DC……任何故障都会引起很大影响。”

预防故障发生变得越来越困难。芯片制造商强调区域和区域内的差异化,这导致生产运行规模较小。此外,几乎普遍存在对更快上市时间的需求,不断压缩着微调制造和组装流程的时间。事实上,Chiplet背后的关键驱动因素之一是能够使用预先验证和预测试的组件,同时这些组件使用了经过验证的互连策略,从而可以更严格地控制良率。但是,在大多数芯片制造商能从菜单中挑选Chiplet,知道系统将按预期工作之前,半导体行业还有很长的路要走。与此同时,芯片制造商必须努力应对各种技术和业务转变,以及相互冲突的需求。

这增加了在流程早期解决问题的压力。“在产品投入生产之前,从研发层面和试验线方面解决所有问题的压力越来越大,”Bruker总监兼业务经理Hector Lara表示。“晶圆厂不希望生产成本过于高昂,然后尝试将测试成本从7%降低到2%。一旦投入生产,希望已经达到[总制造成本]的2%。这是一个巨大的挑战。因为与此同时,正试图提高可靠性。因此,研发团队的压力更大,试点生产线也更长一些。”

“在研发或良率斜坡阶段,多层采样的早期采用提供了早期学习,以减少新的和反复出现的缺陷机制,”KLA过程控制解决方案总监Andrew Cross认为。“随着EUV单曝光图案化的日益普及以及BEOL层EUV多图案化方法的引入,具有完全晶圆覆盖的高灵敏度检测对于捕获关键类型和尺寸的缺陷至关重要,同时提供解决具有挑战性的工艺问题所需的芯片和晶圆级特征信息。”

这在多个层面上都是一个不平凡的挑战。在先进节点设计中,电介质和金属变得越来越薄,以及新材料,如钌和钴片上或封装中的铑,这都可能会影响检测方法。尺寸的缩小和新的应用也使得很难确定由工艺变化引起的偏差是否会成为真正的缺陷(即导致设备故障),或者是否会在其整个预期生命周期中保持潜伏。对于汽车应用中的逻辑芯片来说,这尤其令人担忧,因为在非常不同的环境条件下,可以使用相同的设计。

在检测方面,反射率可能因材料和不同组件的不同高度而有很大差异。“排列的数量令人难以置信,”CyberOptics首席执行官Subodh Kulkarni表示。“这不仅仅是层数,正在引入的无源元件。中介层则是另一种特征。每个芯片组件都是混合搭配在一起的,每家公司似乎都自成体系,甚至有自创术语。”

这种情况的结果就是测试步骤的增多,但并不总是以相同的顺序或同时进行。“如果回到三年前,凸点公司或中介层公司当时并没有真正考虑过检测,”Kulkarni指出。“正在寻找可能出错的地方。现在,说什么都不会出错,并开始看到在更接近流程步骤的地方进行更多定期检查的价值,然后作为最终验证。因此,还有更多的步骤,当然还有每个步骤衍生出的更多工作量。”

提高生产速率

在先进的芯片和封装中,不同部门相互冲突的目标是显而易见的。对降低成本、简化设计和提高可靠性等方面的需求,为产业发展提供了源源不断的驱动力。与此同时,芯片设计逐渐朝着定制化方向发展,芯片架构变得越来越复杂,全部潜在缺陷变得越来越难以捕获。

在5G芯片方面,测试变得越来越困难。“测试已经非常复杂,异构集成绝对不会变得更容易,”在Advantest高级业务开发经理Adrian Kwan看来。“进行复杂SCAN测试所需的时间逐渐延长,这给整个行业带来了挑战。如何通过缩短测试时间来降低成本,同时仍提供足够的测试覆盖率,成了业界亟需解决的难题。业界正在寻求解决方案,但如今的测试时间仍然比以前延长了3倍。因此,正在努力改进这一过程,如何对其进行测试,正在探索创造性的方法来实现这一点。”

当公司致力于在理想位置设置增值测试步骤,将会尽可能地增加并行化工作。“需要更高密度的仪器,或更广泛的仪器组,因此可以继续以相同水平的并行度,相同数量的设备进行测试,以继续提高经济效益。”Teradyne汽车测试高级产品经理Dennis Keough表示。

另一方面,在异构集成中,越来越重视对可靠性和组件集体价值,因此为那些因速度太慢而长期闲置的设备开辟了新的机会。例如,在X射线检测等技术中尤其明显,这些技术在生产中的使用相对较少。这类设备的主要驱动力是先进封装和3D-IC,因为一旦封装/模块密封,就没有其他方法可以窥视。

“工程师想知道Si/ SiGe纳米片堆栈中每层的组成,”Bruker X射线业务副总裁兼总经理Paul Ryan表示。“随着深入到3nm,XRF填补了光学niche应用的真正挑战。在更大区域上进行很多测量。没有被困在一个50μm的盒子里,这一直是一个问题。如果应用需要对单层或几层进行纯厚度测量,光学器件倾向于这种方法。但是X射线可以添加其他信息,如相变存储器堆栈中的应变状态。当X射线被广泛用于监测应变状态(在FET的源/漏极区域)时,有很多应变工程正在进行中。使用分级图层,可以真正向下攫取,‘面内应力还是面外应力?放松吗?是否完全紧张?’有大量的信息待获取。”

 

 

 图:X射线荧光可标记有缺陷的凸点,同时还可以跟踪SnAg焊料凸点中银的浓度 (图源:Bruker)

近二十年来,光刻始终是半导体进步的最大阻碍。EUV扫描仪的量产比预期晚了几个节点,但一线希望是,迫使整个行业适应多图案化。随着EUV工具、高数值孔径EUV和多图案化的引入,光刻将不再是瓶颈,并不断扩展。以类似的方式,EUV光掩模使用逆光刻技术来允许曲线形状,大大提高了芯片印刷的密度和精度。

现在光刻挑战已经解决,至少正在得到解决,业界还必须更加关注一系列集成挑战,特别是确保充分利用Z轴的芯片可靠性。一些最先进的芯片类似于微型城市,具有柱子、不同高度的通孔、3D晶体管、无源器件以及各种不同尺寸的存储器和加速器,所有这些元件都密集地集成在一起。

更好的数据,更好的数据整合

许多这些问题的解决方案在于构建基础设施以更好地利用收集的数据。每个进程的每个插入点都会产生数据。通过计量图像迅速膨胀成TB的数据。虽然其中一些可以裁剪,例如使用机器学习来挖掘重要信息并丢弃其余部分,但其真正的价值在于集成数据提高良率和可靠性。

“如果对晶圆级测试或设计表征信息有所了解,可能希望通过现场应用来了解发展趋势,”Synopsys营销和业务开发高级总监Steve Pateras表示。“如果获得了故障信息,如信号路径退化和随时间推移增加的延迟,希望能够与原始晶圆数据相关联,甚至反馈至设计流程。这绝对有向前和向后发送数据的需求。如果是一家完全整合的公司,正在设计自己的芯片,解决方案是行之有效的。对于其他公司,将不得不弄清楚如何共享一些数据。”

在这方面可以提供帮助的一件事是数据分层。“当人们谈论数据湖时,数据要么存在,要么不存在,”Onto Innovation软件产品管理总监Mike McIntyre认为。“当带着有组织的数据存储库进入这个系统时,可以将这些数据相互叠加。在模具上的特定缺陷位置保持特定的缺陷类型具有一定的生命周期。不会删除这些数据,但会存档。将芯片或晶圆上有多少缺陷的信息层保存了更长的时间。然后进一步向从芯片到晶圆到许多其他技术传播,然后数据通过分层。如果看看半导体的供应链,仅仅制造仍然需要120到160天。当添加电路板组装和电路板测试,然后放在服务器中时,在芯片制造流程开始到出之前,可能会说12到18个月。”

将数据组织到存储库中的一大优势,存档信息在几年后仍可以检索,这在参与项目的公司被收购或破产的情况下尤其重要。但数据会随着时间的推移而变化,用于组织数据的工具。“从Oracle 5数据库取出数据并放入Oracle 19数据库并非易事,”McIntyre指出。

DFT/DFY/DFD
所有这些变化和挑战也对流程产生了更深远的影响。几十年来,晶圆厂可以通过应用结构良好的设计规则来解决许多基本问题,如违规布局或电源问题。这些规则依赖于以前的历史经验和大量的防护带。针对每个新的工艺节点,设计规则越来越复杂,但在制造方面,由于最先进工艺节点的防护带会降低性能并增加功耗,生产中的问题越来越难以解决。

因此,晶圆厂不断将流程中的问题左移,甚至左移至向晶圆厂发送GDS II代码之前。因此,EDA工具需要更紧密地集成到流程中,以使正常工作。但由于这些方法基本上已成为晶圆厂工艺的延伸,测试设计、良率设计以及数据一致性设计,正面临着与制造相同的限制和挑战。这些都是所谓硅生命周期管理的重要元素(从初始架构到制造再到量产),需要在芯片制造前,了解不同工艺步骤的细微差别和设计。

这就要求设计团队留意过去从未解决过的全新问题。“已经广泛扩展了软件能力,包括诸如高级桥接邻域故障等,这些问题可能会在芯片制造中出现,但过去可能尚未被发现。”西门子EDA汽车IC测试解决方案经理Lee Harrison表示。“在制造测试方面有着广泛经验,但这只能确保这些设备尽可能无缺陷交付。然后,进入客户正在构建的任何设备中,进行系统测试和嵌入式分析。在系统测试中,有能力重新运行有限范围的制造测试。质量不如纯制造测试高,但已经相当不错了。因此,当芯片在系统输出中,客户能够发现更多制造缺陷。此外,通过嵌入式分析技术,可以查看从不良软件到网络安全攻击的所有内容,以及设备中发生的任何其他奇怪状况。”

未来发展趋势

尽管如此,业界对芯片或制造领域的需求日益提高,这对于半导体产业来说仅仅只是挑战的一部分。现阶段,先进工艺节点的芯片正广泛应用于汽车和无人机等对安全需求较高的领域。在数据中心等应用中,这些混合工艺节点的芯片将会封装集成在一起。任何情况下,市场对高可靠性的需求都在逐渐提高。无论终端应用如何,都可以预测芯片整个生命周期中的潜在故障。

晶圆厂和组装厂的每个工艺步骤都需要重新思考。“过去,在大多数情况下,测试工程师只关注stuck-at测试,这是一个非常本地化的问题,”proteanTecs产品营销高级总监Marc Hutner表示。“当前,可以从中获得一些警示和见解。随着越来越多的芯片集成在一起,逐渐开始看到各种各样全新的互连方式。当从芯片的一部分收集数据,将上升至芯片级别时,便可以从多个级别,甚至从先进封装的角度来看待这个问题。因此,这不仅仅是连接上的‘stuck-at’合格与否,可以了解互连的运行状况。如果路径上有微小凸点或凹坑,可从中看到其对系统的影响。如果过去在芯片出货前没有从中看到互连状况,现在可确定,必须要重点关注这一点。”

当以每小时70英里的速度行驶,路上有物体或行人时,希望车辆能够及时响应并执行正确指令。这意味着,无论设计多么复杂,测试或检查多么困难,甚至无关乎车辆成本,车辆中的芯片都必须在制造商设定的参数范围内运行。

 

 

参考链接

https://mp.weixin.qq.com/s/YMkIeaurYK8oq_AU_SPf2g

https://www.zhihu.com/question/19993222

https://mp.weixin.qq.com/s/uBlCV8nvCrLfVo-cu-Dqzw

标签:三星,良率,制程,泥沼,芯片,工艺,台积
来源: https://www.cnblogs.com/wujianming-110117/p/16024344.html

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