标签：分频 clk Quartus Verilog rst input reg 移位 流水

//该程序将用移位来实现流水灯，每次左移一个流水灯；复位时流水灯全亮，高电平有效
//三个分频，分别为亮灭灯间隔0.5s、以100HZ、10HZ频率闪烁
module LED(
	input   clk,//时钟信号
	input   rst_n,//复位信号
	input   [1:0]en,//控制分频的开关
	output reg[9:0]led//流水灯输出
	);
	
	reg [27:0]count;//计数控制分频

always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)led<=10'b1111_1111_11;//复位
		else
		   begin
				case(en)
					2'b00://亮灭灯间隔0.5s
						begin
						count<=count+1;
						if(count==28'h17D_7840)
							begin
								led<=led<<1;//左移
								if(led==10'b0000_0000_00)led<=10'b1111_1111_11;//当流水灯全灭时复位为全亮
								count<=0;//计数复位
							end
						end
					2'b01://100HZ
						begin
						count<=count+1;
						if(count==28'h7A120)
							begin
								led<=led<<1'b1;
								if(led==10'b0000_0000_00)led<=10'b1111_1111_11;
								count<=0;
							end
						end
					2'b10://10HZ
						begin
						count<=count+1;
						if(count==28'h4C4B40)
							begin
								led<=led<<1'b1;
								if(led==10'b0000_0000_00)led<=10'b1111_1111_11;
								count<=0;
							end
						end
				endcase
			end
	end
	
endmodule 

标签：分频,clk,Quartus,Verilog,rst,input,reg,移位,流水
来源： https://blog.csdn.net/Most_ZC/article/details/121295614

本站声明： 1. iCode9 技术分享网（下文简称本站）提供的所有内容，仅供技术学习、探讨和分享；
2. 关于本站的所有留言、评论、转载及引用，纯属内容发起人的个人观点，与本站观点和立场无关；
3. 关于本站的所有言论和文字，纯属内容发起人的个人观点，与本站观点和立场无关；
4. 本站文章均是网友提供，不完全保证技术分享内容的完整性、准确性、时效性、风险性和版权归属；如您发现该文章侵犯了您的权益，可联系我们第一时间进行删除；
5. 本站为非盈利性的个人网站，所有内容不会用来进行牟利，也不会利用任何形式的广告来间接获益，纯粹是为了广大技术爱好者提供技术内容和技术思想的分享性交流网站。