标签：Sub 定义 module 参数传递 WIDTH 参数 verilog parameter name

一、module内部有效的定义

用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字，在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。
parameter     msb=7;                 //定义参数msb=7
parameter     r=5.7;                   //定义r为一个实型参数5.7
parameter     byte_size=8,byte_msb=byte_size-1;        //利用常数表达式赋值
参数型常量经常用于定义延迟时间和变量宽度。在模块和实例引用时，可以通过参数传递改变在被引用模块或实例中已经定义的参数。

1.   1 module exam_prj
2.   2 #(parameter WIDTH=8)
3.   3 //端口内的参数只能在这使用
4.   4 (
5.   5 input [WIDTH-1:0] dataa,//[WIDTH-1:0]
6.   6 input [WIDTH-1:0] datab,
7.   7
8.   8 output reg [WIDTH:0] result
9.   9 );
10.   parameter Conuter_Top = 4'd9;//用于代码部分的参数
11.   //代码部分省略

   这里出现的两个参数parameter，第一个表示只在端口设置时使用，后面的是对于模块内部的使用。

二、参数传递

     传递的方法：
1、module_name #( parameter1, parameter2) inst_name( port_map);

1.   module adder_16(sum,a,b);
2.   parameter time_delay=5,time_count=10;
3.   ......
4.   endmodule
5.   module top;
6.   wire[2:0] a1,b1;
7.   wire[3:0] a2,b2,sum1;
8.   wire[4:0] sum2;
9.   adder_16 #(4,8) AD1(sum1,a1,b1);//time_delay=4,time_count=8
10.   endmodule

2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);

1.   //module exam_prj_tb;
2.    
3.   exam_prj//---------
4.   #(
5.   .WIDTH(8),
6.   .Conuter_Top(4'd5)
7.   )
8.   exam_prj_inst//------*注意例化时的名字在这个位置*
9.   (
10.   .dataa(dataa),
11.   .datab(datab),
12.    
13.   .result(sum)
14.   );

3、在多层次的模块中，改变参数需要使用defparam命令。     defparam   Test.T.B1.P=2；         //Test、T、B1分别是高层模块中的底层模块实例。

参数需要写绝对路径来指定。

三、子模块调用子模块

1.   module Sub_Sub_Modu;
2.   parameter W1=4;
3.   ...
4.    
5.   endmodule
6.    
7.   module Sub_modu;
8.   parameter W=8;
9.   ...
10.   Sub_Sub_Modu #(W) ( );
11.   ...
12.   endmodue
13.    
14.   module Main_Modu ;
15.   ...
16.   Sub_Modu #(16) ; //这样W和W1都是16位
17.   ..
18.   endmodue

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来源： https://www.cnblogs.com/amxiang/p/15006383.html

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